verilog

If-else 및 case 사용법  // 2to1 mux if 문 구현방법 //always@(*) 문에 포함한다module mux2to1 (s, d0, d1, z); input s, d0, d1; output z; reg z; //always 문에서 배정되는 값은 wire가 아니라 reg type을 사용할 것 ! always @(*) begin // sensitivity list @(s,d0,d1) 과 동일하지만 @(*)를 쓰자 if( s==0) begin // begin-end는 c의 중괄호와 비슷하며, c와 마찬가리고 한 개 명령이면 생략가능 z=d0; end else begin z=d1; ..